Premier programme en VHDL sous Quartus II

Aide à la création des fichiers VHDL

L'écriture du code d'un bloc fonctionnel en langage VHDL obéit à une structure immuable. De ce fait, on peut aisément écrire un générateur plus ou moins sophistiqué pour s'affranchir de la part rébarbative de ce travail. Il est même possible de générer également le squelette d'un programme permettant de tester le module. C'est ce que permet le programme Phyton présenté ci-dessous en générant d'une part le squelette du module que l'on souhaite décrire ainsi que celui de son banc de test (testbench) associé.

generateur bases vhdl

Pour l'utiliser, placer le fichier genere_bases_VHDL_v3.py dans le dossier du projet VHDL et le lancer par un double clic.

Note : il est nécessaire que Python soit installé sur la machine et que le dossier d'installation soit ajouté dans la variable d'environnement path de Windows.

Si vous ne disposez pas de Python, utilisez le lien suivant pour le télécharger et l'installer : Python 3.4

Attention : il n'y a pas de test sur le champ Nom de l'entité. Penser à en spécifiant une, sans espace et sans accent, sous peine de ne pas pouvoir utiliser le résultat du programme.

Premier programme en VHDL

Ecriture du programme de test en VHDL

La vidéo ci-dessous explique comment procéder à la simulation d'un bloc décrit en VHDL à partir d'un banc de test également écrit en VHDL.

Configuration de Quartus pour simuler sous ModelSim-Altera

Simulation à partir d'un testbench VHDL sous ModelSim-Altera

Application

Créer un nouveau projet dans le dossier VHDL, sous-dossier du projet : porte_ouv.

Reprendre tout le travail précédent en l'appliquant à une porte OU décrite en langage VHDL.

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